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W681512是一款通用单通道PCM编解码器

时间:2019-3-13, 来源:互联网, 文章类别:元器件知识库

1.一般说明

W681512是一款通用单通道PCM编解码器,具有引脚可选的μ-Law或A-Law

扩。该器件符合ITU G.712规范。它采用+ 5V单电源供电

电源采用20引脚SOG(SOP),SSOP和TSSOP封装。功能

执行包括语音信号的数字化和重建,以及频带限制和平滑

PCM系统所需的滤波器。滤波器符合ITU G.712规范。 W681512

性能指定在-40°C至+ 85°C的工业温度范围内。

W681512包括一个片上精密电压基准和一个额外的功率放大器,

能够以差分方式驱动300Ω负载,最高可达6.3V峰峰值。模拟部分是

全差分,降低噪声并提高电源抑制比。数据传输

协议支持PCM的长帧和短帧同步通信

应用程序,以及ISDN应用程序的IDL和GCI通信。 W681512接受七个

主时钟频率介于256 kHz和4.096 MHz之间,并自动提供片上预缩放器

确定所需内部时钟的分频比。

2.特点

•单+ 5V电源

•典型功耗为30 mW,

省电模式为0.5μW

•全差分模拟电路设计和

输出信号

•差分模拟输出

•片内精密基准电压为1.575 V

一个0 dBm的TLP,600Ω(775mVRMS)

•带外部的推挽式功率放大器

增益调整具有300Ω负载能力

•七个主时钟速率为256 kHz至

4.096 MHz

•引脚可选的μ-Law和A-Law

压缩扩展(符合ITU G.711)

•CODEC A / D和D / A过滤兼容

与ITU G.712

•工业温度范围(-40°C至

+85°C)

•封装:20引脚SOG(SOP),SSOP和

TSSOP

•提供无铅封装选项

应用

•VoIP,网络语音设备

•数字电话和通信

系统

•无线语音设备

•DECT /数字无绳电话

•宽带接入设备

•蓝牙耳机

•光纤到路边设备

•企业电话

•数字录音机

PIN配置

6. PIN说明

功能

RO + 1接收平滑滤波器的同相输出。该引脚通常可以驱动2kΩ负载

1.575伏峰值,以模拟地电平为参考。

RO- 2反转接收平滑滤波器的输出。该引脚通常可以将2kΩ负载驱动至1.575

电压峰值以模拟地电平为参考。

PAI 3此引脚是功率放大器的反相输入。其直流电平为VAG电压。

PAO- 4反相功率放大器输出。该引脚可驱动300Ω负载至1.575伏峰值

达到VAG电压水平。

PAO + 5同相功率放大器输出。该引脚可以驱动300Ω负载至1.575伏峰值

参考VAG电压电平。

VDD 6电源。该引脚应通过0.1μF陶瓷电容去耦至VSS。

FSR 7 8 kHz帧同步输入,用于PCM接收部分。该引脚还选择通道0或

GCI和IDL模式中的通道1。它也可以在传输时连接到FST引脚

和接收是同步操作。

PCMR 8 PCM输入数据接收引脚。数据需要与FSR和BCLKR引脚同步。

BCLKR 9 PCM接收位时钟输入引脚。该引脚还选择接口模式。 GCI模式是

当此引脚连接到VSS时选择。当该引脚连接到VDD时,选择IDL模式。

当发送和接收是同步操作时,该引脚也可以连接到BCLKT。

PUI 10上电输入信号。当此引脚连接到VDD时,器件上电。当绑定到VSS时,

该部件已断电。

MCLK 11系统主时钟输入。可能的输入频率为256 kHz,512 kHz,1536 kHz,1544

kHz,2048 kHz,2560 kHz和4096 kHz。为了获得更好的性能,建议使用

MCLK信号与FST信号同步并对齐。这是一个要求

256和512 kHz频率的情况。

BCLKT 12 PCM发送位时钟输入引脚。

PCMT 13 PCM输出数据发送引脚。输出数据与FST和BCLKT引脚同步。

FST 14 8 kHz发送帧同步输入。该引脚同步发送数据字节。

VSS 15这是供应地。该引脚应连接到0V。

μ/ A-Law 16压缩扩展器模式选择引脚。当该引脚连接到VDD时,选择μ-Law压扩扩展。一条法律

当此引脚连接到VSS时,选择压缩扩展。

AO 17发送路径中第一个增益级的模拟输出。

AI- 18反转发送路径中第一个增益级的输入。

AI + 19发送路径中第一个增益级的非反相输入。

VAG 20中间电源模拟接地引脚,为所有模拟信号提供2.4 V参考电压

处理。该引脚应通过0.01μF至0.1μF电容去耦至VSS。这个针

芯片断电时变为高阻抗。

7.功能描述

W681512是一款用于语音频带应用的单轨单通道PCM编解码器。 CODEC

符合ITU-T G.712建议书的规范。 CODEC还包括一个

完整的μ-Law和A-Law压缩扩展器。 μ-Law和A-Law压缩器的设计符合要求

符合ITU-T G.711建议书的规范。

第3节的框图显示了W681512的主要组件。 该芯片由一个

PCM接口,可以处理长短帧同步格式,以及GCI和IDL格式。

芯片的预缩放器提供内部时钟信号并同步CODEC样本

使用外部帧同步频率进行速率。 功率调节块提供内部功能

数字和模拟部分的电源,而电压参考块提供

精密模拟地电压,用于模拟信号处理。 主要的CODEC框图

如第3节所示。

7.1。 传输路径

CODEC的A / D路径包含一个具有外部可配置增益的模拟输入放大器

设置(参见第11节中的应用示例)。 该器件有一个输入运算放大器

输出是编码器部分的输入。 如果输入放大器不需要操作,则可以

断电和旁路。 在这种情况下,单端输入信号可以施加到AO引脚或

AI-引脚。 当输入放大器断电时,AO引脚变为高输入阻抗。该

通过将AI +引脚连接到VDD或VSS,可以关断输入放大器。 选择AO引脚

当AI +连接到VDD时,作为输入,当AI +连接到VSS时,AI-引脚被选为输入(参见

表7.1)。

当输入放大器断电时,AO或AI-的输入信号需要参考

模拟地电压VAG。

输入放大器的输出通过低通滤波器输入,以防止切换时的混叠

电容器3.4 kHz低通滤波器。 3.4 kHz开关电容低通滤波器可防止混叠

输入信号高于4 kHz,因为采样频率为8 kHz。 3.4 kHz低通滤波器的输出为

通过具有200Hz截止频率的高通滤波器滤波。 过滤器是根据设计的

ITU-T G.712建议书中的建议。 从高通滤波器的输出信号是

数字化。 信号通过μ-Law或ALaw转换为压缩的8位数字表示

格式。 μ-Law或A-Law格式可通过μ/ A-Law引脚进行引脚选择。 压缩

格式可根据表7.2选择。

数字8位μ-Law或A-Law样本被馈送到PCM接口,用于串行传输

外部BCLKT提供的数据速率。

7.2。接收路径

D-to-A路径的8位数字输入样本通过PCM接口串行移入

转换为并行数据位。在帧同步FSR的每个周期期间,馈送并行数据位

通过引脚可选择的μ-Law或A-Law扩展器并转换为模拟样本。的模式

通过μ/ A-Law引脚选择扩展,如表7.2所示。模拟样本用a过滤

根据ITU-T G.712规范,截止频率为3.4 kHz的低通滤波器。

sin(x)/ x补偿与低通平滑滤波器集成在一起。此过滤器的输出是

缓冲以提供差分接收输出信号RO +和RO-。 RO +或RO-输出可以

外部连接到PAI引脚,提供具有高驱动能力的差分输出

PAO +和PAO-引脚。通过使用外部电阻(参见第11节的示例),可以进行各种增益设置

这个输出放大器可以实现。 如果未使用发射功率放大器,则可以为其供电

通过将PAI连接到VDD来关闭。

7.3。 能源管理

7.3.1。 模拟和数字电源

W681512的模拟和数字部分的电源必须为5V +/- 10%。 这个供应

电压连接到VDD引脚。 VDD引脚需要通过0.1μF去耦至地

陶瓷电容器。

7.3.2。 模拟地参考电压输出

模拟地参考电压可在VAG引脚上进行外部参考。 这个电压

需要通过0.01μF至0.1μF陶瓷电容去耦至VSS。

7.4。 PCM接口

PCM接口由引脚BCLKR,FSR,BCLKT和FST控制。 接收输入数据

通过PCMR引脚,输出数据通过PCMT引脚传输。 的模式

接口的操作如表7.3所示。

7.4.1。 长帧同步

可以通过连接来选择长帧同步或短帧同步接口模式

BCLKR或BCLKT引脚为64 kHz至4.096 MHz时钟,并将FSR或FST引脚连接至8

kHz帧同步。 设备同步PCM接口和CODEC的数据字

帧同步信号的上升沿上的采样率。 它识别长帧同步时

对于BCLKT引脚的位时钟的两个连续下降沿,FST引脚保持高电平。该

只要正帧同步边沿,帧同步脉冲的长度可以在帧与帧之间变化

每125微秒发生一次。 在长帧同步模式下的数据传输期间,发送数据引脚

当帧同步信号FST为高电平或8位数据时,PCMT将变为低阻抗

这个词正在传播。当帧时,发送数据引脚PCMT将变为高阻抗

在发送数据或发送一半LSB时,同步信号FST变为低电平。

内部判决逻辑将确定下一帧同步是长帧还是短帧同步,

基于先前的帧同步脉冲。为避免总线冲突,PCMT引脚将为高电平

每个断电状态后两个帧同步周期的阻抗。更详细的时间信息

可以在界面计时部分找到。

7.4.2。短帧同步

当FST引脚上的帧同步信号为时,W681512在短帧同步模式下工作

BCLKT引脚的位时钟只有一个且只有一个下降沿。在接下来的上升趋势

在时钟位置,W681512开始计时PCMT引脚上的数据,这也将改变

从高阻抗状态到低阻抗状态。数据传输引脚PCMT将返回高阻抗

在LSB中途处于状态。 W681512的短帧同步操作基于8位

数据字。当在PCMR引脚上接收数据时,数据在第一个下降沿之后输入

下降沿与帧同步信号一致。内部决策逻辑将确定

基于先前的帧同步脉冲,下一帧同步是长帧还是短帧同步。

为了避免总线冲突,PCMT引脚将在每次后的两个帧同步周期内保持高阻态

断电状态。可以在接口定时部分找到更详细的定时信息。

7.4.3。通用电路接口(GCI)

当BCLKR引脚连接到VSS两帧或更多帧时,选择GCI接口模式

同步周期。它可以用作ISDN应用中的2B + D定时接口。 GCI界面

由4个引脚组成:FSC(FST),DCL(BCLKT),Dout(PCMT)和Din(PCMR)。 FSR引脚选择

通道B1或B2用于发送和接收。数据转换发生在数据的正边缘

时钟DCL。帧同步正边沿与数据时钟DCLK的正边沿对齐。

数据速率是比特时钟速度的一半。传输信道B1和B2

连续。因此,通道B1在DCL的前16个时钟周期发送,B2为

在DCL的第二个16个时钟周期发送。有关更多时序信息,请参阅时序部分。

7.4.4。 Interchip数字链路(IDL)

当BCLKR引脚连接到VDD两帧或更多帧时,选择IDL接口模式

同步周期。它可以用作ISDN应用中的2B + D定时接口。 IDL接口

由4个引脚组成:IDL SYNC(FST),IDL CLK(BCLKT),IDL TX(PCMT)和IDL RX(PCMR)。 FSR

引脚选择通道B1或B2进行发送和接收。信道B1的数据在

在IDL SYNC脉冲之后的IDL CLK的第一个正边沿。 IDL SYNC脉冲是一个IDL CLK

周期长。通道B2的数据在IDL CLK的第11个上升沿之后发送

IDL SYNC脉冲。在IDL CLK的第一个下降沿接收通道B1的数据

在IDL SYNC脉冲之后。在第11个负边缘接收信道B2的数据

IDL SYNC脉冲后的IDL CLK。当发送信号引脚IDL TX变为高阻抗时

不用于数据传输,也不用于未使用信道的时隙。更多时间

信息,请参阅时间部分。

7.4.5。系统时间

该系统可在256 kHz,512 kHz,1536 kHz,1544 kHz,2048 kHz,2560 kHz和4096 kHz下工作

主时钟频率。系统时钟通过主时钟输入MCLK提供,可以是

如果需要,从位时钟得到。内部预缩放器用于生成固定的256 kHz和8

内部CODEC的kHz采样时钟。预缩放器测量主时钟频率

相对于帧同步频率,相应地设置分频比。如果帧同步为低

对于整个帧同步周期,当MCLK和BCLK引脚时钟信号仍然存在时,

W681512将进入低功耗待机模式。关闭电源的另一种方法是将PUI引脚设置为

低。当系统需要再次上电时,PUI引脚需要设置为HIGH和

需要存在帧同步脉冲。在PCMT引脚之前需要两个帧同步周期

变得低阻抗。

符号说明MIN TYP MAX UNIT

1 / TFS FST,FSR频率--- 8 --- kHz

TFSL FST / FSR最小LOW宽度1

TBCK秒

1 / TBCK BCLKT,BCLKR频率64 --- 4096 kHz

TBCKH BCLKT,BCLKR HIGH脉冲宽度50 --- --- ns

TBCKL BCLKT,BCLKR低脉冲宽度50 --- --- ns

TFTRH BCLKT 0下降到FST上升

边缘保持时间20 --- --- ns

TFTRS FST上升沿到BCLKT 1下跌

边缘设置时间80 --- --- ns

TFTFH BCLKT 2下降到FST下降

边缘保持时间50 --- --- ns

TFDTD FST上升沿到有效的PCMT延迟

时间--- --- 60 ns

TBDTD BCLKT上升沿到有效PCMT

延迟时间--- --- 60 ns

从FST后期开始的THID延迟时间

下降边缘,或

BCLKT 8下降沿到PCMT输出

高阻抗10 --- 60 ns

TFRRH BCLKR 0下降到FSR上升

边缘保持时间20 --- --- ns

TFRRS FSR上升沿至BCLKR 1下跌

边缘设置时间80 --- --- ns

TFRFH BCLKR 2下降到FSR下降

边缘保持时间50 --- --- ns

TDRS有效PCMR到BCLKR下降沿

设置时间0 --- --- ns

TCLH PCMR保持时间从BCLKR下降

边缘50 --- --- ns

符号说明MIN TYP MAX UNIT

1 / TFS FST,FSR频率--- 8 --- kHz

1 / TBCK BCLKT,BCLKR频率64 --- 4096 kHz

TBCKH BCLKT,BCLKR HIGH脉冲宽度50 --- --- ns

TBCKL BCLKT,BCLKR低脉冲宽度50 --- --- ns

TFTRH BCLKT -1下降到FST上升沿保持

时间20 --- --- ns

TFTRS FST上升沿到BCLKT 0下降沿设置

Time80 --- --- ns

TFTFH BCLKT 0下降沿到FST下降沿保持时间50 --- --- ns

TFTFS FST下降沿到BCLKT 1下降沿设置

时间50 --- --- ns

TBDTD BCLKT上升沿到有效PCMT延迟时间10 --- 60 ns

从BCLKT 8下降沿到PCMT的THID延迟时间

输出高阻抗10 --- 60 ns

TFRRH BCLKR -1下降沿到FSR上升沿保持

时间20 --- --- ns

TFRRS FSR上升沿到BCLKR 0下降沿设置

Time80 --- --- ns

TFRFH BCLKR 0下降沿到FSR下降沿保持时间50 --- --- ns

TFRFS FSR下降沿到BCLKR 1下降沿设置

时间50 --- --- ns

TDRS有效PCMR到BCLKR下降沿设置时间0 --- --- ns

来自BCLKR下降沿的TDRH PCMR保持时间50 --- --- ns

表8.2短帧同步PCM时序参数

符号说明MIN TYP MAX UNIT

1 / TFS FST频率--- 8 --- kHz

1 / TBCK BCLKT频率256 --- 4096 kHz

TBCKH BCLKT HIGH脉冲宽度50 --- --- ns

TBCKL BCLKT低脉冲宽度50 --- --- ns

TFSRH BCLKT -1下降到FST上升沿

保持时间20 --- --- ns

TFSRS FST上升沿到BCLKT 0下降沿

设置Time60 --- --- ns

TFSFH BCLKT 0下降到FST下降沿

保持时间20 --- --- ns

TBDTD BCLKT上升沿到有效的PCMT延迟

时间10 --- 60 ns

来自BCLKT 8下降沿的THID延迟时间

(B1通道)或BCLKT 18 Falling Edge(B2

通道)到PCMT输出高阻抗10 --- 50 ns

TDRS有效PCMR到BCLKT下降沿设置

时间20 --- --- ns

来自BCLKT下降沿的TDRH PCMR保持时间75 --- --- ns

符号说明MIN TYP MAX UNIT

1 / TFST FST频率--- 8 --- kHz

1 / TBCK BCLKT频率512 --- 6176 kHz

TBCKH BCLKT HIGH脉冲宽度50 --- --- ns

TBCKL BCLKT低脉冲宽度50 --- --- ns

TFSRH BCLKT 0下降沿到FST上升沿保持时间20 --- --- ns

TFSRS FST上升沿到BCLKT 1下降沿设置时间60 --- --ns

TFSFH BCLKT 1下降沿到FST下降沿保持时间20 --- --- ns

TFDTD FST上升沿到有效PCMT延迟时间--- --- 60 ns

TBDTD BCLKT上升沿到有效的PCMT延迟时间--- --- 60 ns

来自BCLKT 16下降沿的THID延迟时间(B1

通道)或BCLKT 32下降沿(B2通道)到

PCMT输出高阻抗10 --- 50 ns

TDRS有效PCMR到BCLKT上升沿设置时间20 --- --- ns

来自BCLKT上升沿的TDRH PCMR保持时间--- --- 60 ns


符号说明MIN TYP MAX UNIT

1 / TMCK主时钟频率--- 256512

MCLK占空比为256 kHz

运营45%55%

TMCKH最小脉冲宽度为高

MCLK(512 kHz或更高)50 --- --- ns

TMCKL MCLK的最小脉冲宽度为低

(512 kHz或更高)50 --- --- ns

TFTRHM MCLK下降到FST上升沿

保持时间50 --- --- ns

TFTRSM FST上升沿到MCLK下降沿

设置时间50 --- --- ns

提高所有数字信号的上升时间--- --- 50 ns

所有数字信号的TFALL下降时间--- --- 50 ns

9.绝对最大额定值

9.1。 绝对最大额定值

条件值

结温1500

储存温度范围-650

C到+1500

电压施加于任何引脚(VSS - 0.3V)至(VDD + 0.3V)

施加于任何引脚的电压(输入电流限制为+/- 20 mA)(VSS - 1.0V)至(VDD + 1.0V)

VDD - VSS -0.5V至+ 6V

1.高于上面列出的应力可能会对设备造成永久性损坏。 曝光绝对

最大额定值可能会影响器件可靠 在这些条件下不暗示功能操作。

9.2。 运行条件

条件值

工业工作温度-400

C到+850

电源电压(VDD)+ 4.5V至+ 5.5V

地电压(VSS)0V

注意:暴露于绝对最大额定值下列出的条件之外的条件可能会产生不利影响

影响设备的寿命和可靠性。

10.电气特性

10.1。 一般参数

符号参数条件最小值(2)Typ(1)Max(2)Units

VIL输入低电压0.6 V.

VIH输入高电压2.4 V

VOL PCMT输出低电压IOL = 3 mA 0.4 V.

VOH PCMT输出高电压IOL = -3 mA VDD -0.4V

IDD VDD电流(工作) - ADC + DAC无负载6 8 mA

ISB VDD电流(待机)FST和FSR = Vss;

PUI= VDD10100μA

Ipd VDD电流(掉电)PUI = Vss 0.110μA

IIL输入漏电流VSS <VIN <VDD +/-10μA

IOL PCMT输出漏电流VSS <PCMT <VDD

高Z状态+/-10μA

CIN数字输入电容10 pF

COUT PCMT输出电容PCMT高Z 15 pF

1.典型值:TA = 25°C,VDD = 5.0 V.

2.所有最小/最大限制均由Winbond通过电气测试或表征保证。 不是全部

规格经过100%测试。


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