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DS1230:256k非易失性SRAM

时间:2019-4-11, 来源:互联网, 文章类别:元器件知识库

DS1230 256k非易失性(NV)SRAM是262,144位,完全静态,非易失性SRAM,组织为32,768字,8位。每个NV SRAM都有一个独立的锂能源和控制电路,可以持续监控VCC是否超出容差范围。当发生这种情况时,锂能源自动接通并且无条件地启用写保护以防止数据损坏。DIP封装DS1230器件可用于代替现有的32k x 8静态RAM,直接符合流行的字节宽度28引脚DIP标准。DIP器件还匹配28256 EEPROM的引脚排列,允许直接替换,同时提高性能。采用薄型模块封装的DS1230器件专为表面贴装应用而设计。

描述

DS1230 256k非易失性SRAM是262,144位,完全静态,非易失性SRAM,组织为32,768字×8位。每个NV SRAM都有一个独立的锂能源和控制电路,可以持续监控VCC是否超出容差范围。当发生这种情况时,锂能源自动接通并且无条件地启用写保护以防止数据损坏。DIP封装DS1230器件可用于代替现有的x 8静态RAM,直接符合流行的字节宽度28引脚DIP标准。DIP器件还匹配28256 EEPROM的引脚排列,允许直接替换,同时提高性能。采用薄型模块封装的DS1230器件专为表面贴装应用而设计。

只要WE(写使能)无效(高电平)且CE(芯片使能)和OE(输出使能)有效(低电平),DS1230器件就会执行读周期。由15个地址输入(A14)指定的唯一地址定义了要访问的32,768字节数据中的哪一个。在最后一个地址输入信号稳定后,有效数据将在tACC(访问时间)内的八个数据输出驱动器中可用,前提是CE和OE(输出使能)访问时间也得到满足。如果不满足OE和CE访问时间,则必须从后来发生的信号OE)测量数据访问,并且限制参数是CE的tCO或OE的tOE而不是地址访问。

在地址输入稳定后,只要WE和CE信号有效(低电平),DS1230器件就会执行一个写周期。后来发生的下降沿或WE将决定写周期的开始。写周期由较早的上升沿CE或WE终止。在整个写周期中,所有地址输入必须保持有效。在启动另一个循环之前,我们必须返回到高状态达到最短恢复时间(tWR)。在写周期期间,OE控制信号应保持无效(高),以避免总线争用。但是,如果输出驱动器被使能(CE和OE有效),那么WE将从其下降沿禁用tODW中的输出。

DS1230AB为大于4.75伏的VCC提供全功能,写保护电压为4.5伏。DS1230Y为VCC提供超过4.5伏的全功能,写保护电压为4.25伏。在没有任何额外支持电路的情况下,在没有VCC的情况下维护数据。非易失性静态RAM不断监视VCC。如果电源电压衰减,NV SRAM会自动写保护,所有输入都变得“无所谓”,所有输出都会变为高阻抗。当VCC降至约3.0伏以下时,功率开关电路将锂能源连接到RAM以保持数据。在上电期间,当VCC上升到大约3.0伏以上时,电源开关电路将外部VCC连接到RAM并断开锂能源。

每个DS1230器件都从Maxim发货,其锂能源断开,保证了全部能量容量。当VCC首次以大于4.25伏的电压施加时,锂能源被启用以进行电池备用操作。

DS1230器件提供两种封装:28引脚DIP和34引脚PowerCap模块(PCM)。28引脚DIP将锂电池,SRAM存储器和非易失性控制功能集成到一个封装中,采用JEDEC标准,600 mil DIP引脚排列。34引脚PowerCap模块集成了SRAM存储器和非易失性控制以及用于连接DS9034PC PowerCap中锂电池的触点。PowerCap模块封装设计允许DS1230 PCM器件进行表面安装,而不会使其锂备用电池受到破坏性的高温回流焊接。在DS1230 PCM回流焊接后,DS9034PC PowerCap卡在PCM顶部,形成一个完整的非易失性SRAM模块。DS9034PC的键控是防止不正确的连接。DS1230 PowerCap模块和DS9034PC PowerCaps单独订购,并在单独的容器中运输。

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